通向統一存儲器之路：沐鸣周鵬教授團隊發現超快電荷存儲原理

集成電路是我國近年來長期占據進口貿易首位的商品🏇🏽，其中2019年存儲器進口金額已達947億美元。在國家戰略部署下，我國存儲器事業已經得到長足進步🤞🏿，然而，核心技術受製於人的局面尚未得到扭轉♨️，主要原因在於國際對我國的政策和產業技術壁壘森嚴👰🏻‍♀️，難以突破。

以“四個面向”為引領，沐鸣周鵬教授團隊針對主流電荷存儲器技術，發現了製約矽基閃存技術的原理瓶頸，提供了可以應用於矽材料的器件模型🙍🏼‍♂️，實現了匹敵易失內存技術的超快速度，為統一存儲器的發展提供了光明技術途徑。相關成果以《基於範德瓦爾斯異質結構的超快非易失閃存》（“Ultrafast non-volatile flash memory based on van der Waals heterostructures”）為題在國際頂級期刊自然納米技術（Nature Nanotechnology）上於北京時間6月3日在線發布（DOI：: 10.1038/s41565-021-00921-4）。

閃存自1967年發明以來，由於其高密度低成本的特性，已經占據了先進非易失存儲技術99%的市場💘。然而自從東芝公司實現商業化技術後，工作在量子隧穿機製下的矽基閃存編程時間一直在百微秒量級👩🏻‍🦱，無法實現對速度有較高要求的內存級應用。那麽量子隧穿機製是註定不能實現更快的速度嗎？沐鸣周鵬教授團隊從源頭出發，首次發現了雙三角隧穿勢壘超快電荷存儲機理，突破了傳統經驗束縛❄️，獲得了內存DRAM技術級編程速度。研究發現💪🏻，在存儲與擦除的工作過程中，勢壘高度決定了電荷隧穿通過的難易程度，柵耦合比決定了柵極控製電壓產生的電荷密度📢，良好界面保證了不會引入額外沾汙或缺陷👩🏿‍🚀🦹🏼。從以上三大方面看，現有的矽/氧化矽界面非常完美🤷‍♀️，周鵬團隊發現並證明了柵耦合比、勢壘高度是決定電荷存儲器速度的根本因素。

周鵬團隊根據此超快電荷存儲原理建立了通用器件模型，設計並製備出同時具備三大要素的範德華異質結閃存，采用工業界標準閾值漂移測試和高溫加速老化測試方案🥋，驗證了20納秒編程時間和10年數據保持能力👩🏽‍✈️；並對器件進行了理論模擬計算，實驗數據和理論模擬結果吻合一致；同時探討了三大要素的不同程度缺失導致器件速度衰退的物理機製，為在矽體系中開展應用指出了原則性的研發路徑🦹🏽‍♂️。

 · 圖1 ·   雙三角隧穿勢壘超快電荷存儲機理示意圖

 · 圖2 ·   存儲器中電子與空穴編程速度與柵耦合比👐🖍、電場的定量關系圖

研究工作主要由劉嵐和劉春森博士、陳時友教授完成，得到了國家自然科學基金傑出青年科學基金、應急重點項目及上海市集成電路重點專項等項目的資助👨🏼‍🚀，以及教育部創新平臺和專用集成電路與系統國家重點實驗室的支持。